Hot Chips 2026 : d-Matrix Raptor empile la logique TSMC N4 sur une DRAM sur mesure pour viser 100 TB/s

Une annonce centrée sur la mémoire, pas seulement sur le calcul

La nouveauté de Raptor tient à une inversion physique très simple à décrire, mais difficile à industrialiser. Dans une carte IA classique avec HBM, la mémoire est placée à côté du processeur et communique avec lui via un interposeur. Dans Raptor, d-Matrix place au contraire la logique de calcul directement au-dessus d’une DRAM personnalisée. La puce de calcul est fabriquée sur le procédé TSMC N4, et les deux dés sont reliés face à face avec un pas de 36 microns [1].

Cette géométrie est le cœur du produit. d-Matrix annonce 100 TB/s de bande passante avec 32GB de mémoire par carte, ainsi qu’une énergie d’E/S verticale d’environ 0,37 picojoule par bit [1]. TechTimes, qui a également couvert la présentation de Hot Chips, décrit Raptor comme du silicium fonctionnel et précise que la connexion repose sur des microbump verticaux, beaucoup plus courts que les chemins électriques utilisés dans les boîtiers HBM [2].

Il faut toutefois corriger une ambiguïté fréquente: Raptor n’est pas un accélérateur TSMC. Il s’agit d’un produit d-Matrix qui utilise une logique fabriquée en TSMC N4 et une DRAM personnalisée dont le fabricant n’a pas été révélé [1]. La distinction est importante: le nœud de fabrication apporte de la crédibilité, mais le pari architectural, le logiciel, l’intégration système et le risque industriel restent ceux de d-Matrix.

Pourquoi 100 TB/s changent la discussion

L’annonce arrive au moment où l’inférence générative est de plus en plus limitée par la mémoire. Pendant la phase de décodage, le modèle produit les jetons un par un et relit continuellement les poids ainsi que le cache clé-valeur. Dans ce régime, les unités de calcul peuvent attendre les données plus souvent qu’elles ne manquent de puissance arithmétique.

Raptor vise précisément ce goulot d’étranglement. Tom’s Hardware rapporte que d-Matrix présente l’accélérateur comme une solution 3D-DRAM pour l’inférence générative, avec une puce de calcul TSMC 4nm empilée sur une DRAM sur mesure afin d’atteindre 100 TB/s à partir de 32GB par carte [1]. XenoSpectrum, dans une lecture plus prudente du matériel technique associé, indique qu’environ 105 TB/s de bande passante au niveau de la carte et environ 2,5 ns de latence moyenne de flit ont été mesurés sur silicium réel, tandis que les gains applicatifs sur les grands modèles restent des projections architecturales [3].

Cette nuance est décisive. Les chiffres de bande passante, de latence, d’énergie d’E/S et de comportement au rafraîchissement peuvent être considérés comme des mesures de silicium, selon l’analyse de XenoSpectrum [3]. Les chiffres de débit en jetons par seconde, de débit par carte ou de temps par jeton de sortie dépendent en revanche de modèles de performance et d’hypothèses sur le moteur de calcul, le logiciel et la charge de travail [3]. Autrement dit, le sous-système mémoire de Raptor paraît tangible; la valeur complète en centre de données reste à démontrer.

Face au HBM: plus rapide, moins capacitaire

La comparaison naturelle est le HBM, aujourd’hui central dans les accélérateurs IA haut de gamme. Le HBM apporte de la capacité et une bande passante élevée, mais il conserve des interfaces physiques, des trajets sur interposeur et une contrainte de place autour du processeur. Raptor tente de supprimer une partie de cette distance en collant directement la logique et la DRAM.

Le résultat revendiqué est un compromis très marqué: 32GB de 3D-DRAM par carte Raptor à plus de 100 TB/s, contre une configuration HBM4 citée à 192GB et environ 18 TB/s [5]. Hardware Busters résume cette comparaison comme un avantage d’environ 5,6 fois en bande passante et de cinq à huit fois en énergie par bit, tout en soulignant que ce gain se paie par une capacité mémoire six fois inférieure [5].

Cette limite de capacité n’est pas secondaire. Une carte de 32GB ne remplace pas automatiquement un GPU avec de larges piles HBM dans tous les scénarios. Si l’ensemble de travail tient dans cette mémoire, la bande passante peut devenir déterminante. S’il ne tient pas, il faut partitionner le modèle et le cache sur plusieurs cartes, ce qui introduit de la complexité réseau, de l’ordonnancement et du logiciel. Hardware Busters décrit donc Raptor comme un pari d’architecture plus que comme une victoire automatique sur fiche technique [5].

XenoSpectrum va dans le même sens en rappelant que les 100 TB/s correspondent à la carte entière, et non à une pile ou à une puce unique [3]. Son analyse oppose une configuration Raptor de 32GB et 100 TB/s par carte à une configuration HBM offrant davantage de capacité mais une bande passante agrégée bien plus faible [3]. Raptor apparaît donc comme une réponse spécialisée à un problème d’inférence spécifique, pas comme un substitut universel au HBM.

Le chiffre d’énergie est peut-être le plus important

Le nombre le plus stratégique est sans doute 0,37 pJ/bit. Tom’s Hardware rapporte que Sudeep Bhoja, cofondateur et directeur technique de d-Matrix, a présenté cette valeur comme une mesure issue de silicium fonctionnel, en la comparant à environ 2,4 pJ/bit pour déplacer des données vers la base d’une pile HBM4 [1]. TechTimes rapporte de son côté plus de 100 TB/s à 0,37 pJ/bit et explique cet avantage par la suppression d’une grande partie de la charge PHY liée aux trajets plus longs [2].

XenoSpectrum ajoute une réserve utile: la valeur de 0,376 pJ/bit est rapportée dans des conditions de mesure précises, et les comparaisons du type “un dixième du HBM” dépendent fortement de la référence HBM et des hypothèses de commutation retenues [3]. L’analyse juge qu’une réduction d’environ six fois par rapport à une référence HBM3 représentative est mieux étayée que les formulations marketing les plus agressives [3].

Même avec cette prudence, la direction est importante. À 100 TB/s, chaque fraction de picojoule par bit représente une part significative du budget énergétique. Raccourcir le chemin de données peut donc libérer du budget électrique et thermique pour le calcul utile au lieu de le consommer dans le simple déplacement de bits.

Une architecture thermique pensée dès le départ

Empiler de la logique active et de la DRAM pose immédiatement un problème thermique. La DRAM est sensible à la température, tandis que la logique IA peut dissiper des centaines de watts. La disposition de Raptor, avec la logique au-dessus, répond à ce problème. Tom’s Hardware indique que la plaque froide peut être placée directement sur le silicium de calcul, la DRAM située dessous participant au chemin d’interconnexion vertical [1]. TechTimes précise que cette orientation permet au refroidissement liquide de toucher directement la logique et que d-Matrix limite la densité de puissance de l’empilement à moins de 0,5 W/mm² afin de maintenir la DRAM dans une plage thermique maîtrisable [2].

Ce choix montre aussi que Raptor ne se résume pas à une spécification mémoire. C’est un exercice de co-conception: topologie mémoire, livraison de puissance, cartographie des banques, refroidissement, rendement du packaging et pile logicielle sont interdépendants. Si un seul de ces éléments échoue, la bande passante annoncée ne se transforme pas nécessairement en économie d’inférence.

Le contexte général de Hot Chips confirme cette évolution. Forbes rapporte que l’édition 2026 a fortement mis l’accent sur la mémoire et le stockage comme axes majeurs du matériel IA, avec des présentations sur l’évolution du HBM, le zHBM de Samsung et l’approche 3D-DRAM de d-Matrix [4]. Raptor s’inscrit donc dans une tendance plus large: rapprocher le calcul de la mémoire sans rendre la chaleur, le rendement ou l’intégration impossibles.

Ce qui reste à prouver

Raptor est crédible parce qu’il attaque un vrai goulot d’étranglement avec du silicium mesuré. Mais les questions ouvertes restent nombreuses.

D’abord, d-Matrix ne dit pas qui fabrique la DRAM personnalisée [1]. Ensuite, Tom’s Hardware rapporte que l’entreprise n’a donné ni calendrier ferme de production en volume, ni prix, ni détails commerciaux à Hot Chips, même si son directeur général avait auparavant évoqué une fenêtre de lancement en 2027 [1]. Enfin, les chiffres applicatifs les plus spectaculaires demeurent des projections fondées sur du silicium précoce, et non des résultats publics issus d’une carte largement disponible [1].

La capacité est une autre limite potentielle. Une carte de 32GB avec une bande passante exceptionnelle peut être idéale pour une inférence dominée par le décodage, si le modèle, le cache ou la partition tiennent dans cet espace. Pour les charges qui nécessitent une grande mémoire locale, l’avantage de capacité du HBM reste réel. La bonne question n’est donc pas “Raptor bat-il le HBM?”, mais plutôt “quels systèmes d’inférence peuvent être redessinés autour de nombreux petits réservoirs mémoire extrêmement rapides?”

La lecture stratégique

La leçon principale de Hot Chips 2026 est que la compétition des accélérateurs IA se déplace vers le mouvement physique des données. Les GPU, les startups d’in-memory computing, les fabricants de HBM et les spécialistes du packaging convergent vers le même problème: le calcul est abondant, mais l’alimenter coûte cher.

La réponse de d-Matrix est radicale, mais cohérente. En réduisant presque au minimum la distance entre calcul et DRAM, Raptor cherche à faire se comporter la DRAM comme une mémoire proche, très large et très rapide, plutôt que comme un sous-système externe classique. Les 100 TB/s impressionnent; les 0,37 pJ/bit pourraient être plus disruptifs; les 32GB sont le prix à payer.

Pour l’instant, Raptor doit être vu comme un silicium prometteur mais encore précommercial, pas comme une plateforme de centre de données déjà validée à grande échelle. Si d-Matrix transforme cette démonstration en systèmes fiables, productibles et programmables, l’inférence IA pourrait voir émerger une nouvelle catégorie d’accélérateurs: moins obsédés par les FLOPS de pointe que par le plus court chemin possible entre poids, cache et calcul.

Sources des dernières 72 heures

1. [1]Hot Chips 2026: d-Matrix stacks AI accelerator directly on custom DRAM for 100 TB/s per card — TSMC 4nm compute die bonded face-to-face at a 36-micron pitch on top of a custom-designed die26 août 2026, 00:00 UTC
2. [2]d-Matrix Raptor Delivers 100 TB/s From Stacked DRAM at Fraction of HBM Energy Cost24 août 2026, 14:47 UTC
3. [3]d-Matrix's Raptor Chip Hits 105 TB/s in Real Silicon Tests, But It's Not an HBM Replacement Yet24 août 2026, 00:00 UTC
4. [4]Hardware Is Hot Again At The 2026 IEEE Hot Chips Conference26 août 2026, 02:24 UTC
5. [5]d-Matrix Raptor Drops the Memory PHY: 32GB at 100 TB/s Against HBM4’s 192GB at 1824 août 2026, 00:00 UTC

Article généré par IA à partir d’une recherche web récente, puis conservé comme instantané éditorial daté.